一位全减器真值表,一位全加器真值表

那个是借位出错, 因为按全减器真值表011和110得出的输出都不一样
*注:前80ns为全加器仿真,后80ns为全减器仿真.
74ls194环形计数器循环一个1/0自启动真值表设计
vhdl之一位全减器
仿照全加器设计一个全减器,被减数为a,减数为b,来自低位的借位为j0,差