减法器真值表,减法器电路图

verilog实现减法器
一般是先组成一位全加器,多个全加器构成了多位的加/减法器.
加法器和数值比较器
4 基本的二进制加法/减法器 表2-2 全加器真值表 输 入 输 出 si ci 1
基于多数决定逻辑门的全加器电路设计1